高速接口解决方案

具有专利的YouPHY-DDR先进技术

灿芯半导体提供的YouPHY-DDR技术是一个完整的子系统，它不仅包括DDR控制器（controller），物理层（PHY）和接口单元（I/O），而且包括特别开发的调试和测试软件。该方案可支持LPDDR2、 DDR3、LPDDR3、DDR4、LPDDR4和DDR5等应用，支持从667Mbps 到4800Mbps的数据传输速率。YouPHY-DDR是基于中芯国际从130纳米到14纳米的各种先进工艺而开发，创造了一个无法超越的集高速率与低功耗性能于一体的DDR。其特有的动态自校准逻辑（DSCL）和动态自适应位校准技术(DABC)，可自动补偿芯片级、封装级、板级和存储器级别的工艺/电压/温度（PVT）波动而产生的器件性能差异，以及实现传输字节间的斜交自动补偿。YouPHY-DDR可以为客户提供最高性能、最低功耗、最小面积和最快上市时间的DDR接口IP方案。

DDR子系统核心特征：

 DDR控制器

• 符合DFI 4.0的 DDR控制器架构，具有高度灵活性且可定制

• 支持包含AXI, AHB 和FIFO-based等接口在内的可高达32种目标接口

• 用户可定制的仲裁控制器(scheduler)

 

 DDR PHY

• 完整的DDR协议training

Ÿ  CA training

Ÿ   DQ read training

Ÿ   DQ write training

Ÿ   Write leveling

Ÿ   Vref training

• PHY与DFI 4.0 兼容，并可向下兼容DFI标准，以方便客户与原有的早期DFI版本兼容集成

• PHY包含动态自校准逻辑（DSCL）技术

Ÿ  可以根据由制造工艺引起的静态变量和使用温度、电压和数据模式引起的动态变量，自动补偿DDR接口时序

• PHY包含动态自适应位校准（DABC）技术

Ÿ  自动补偿每条lane中的各个位（bit）的差异

• 动态自校准逻辑可以提供最低可达0.5 – 1时钟周期的PHY延时

• 动态自校准逻辑可通过硬件流程快速完成系统配置

• 更高的长期系统稳定性

• 提供灵活的PHY布图，以达到业界最小的PHY面积

• PHY和可配置的IO可以harden到一起便于应用

• Combo PHY可选项包括:

Ÿ  DDR2/DDR3 PHY Combo

Ÿ  LPDDR2/DDR3 PHY Combo

Ÿ  LPDDR2/LPDDR3/DDR3 PHY Combo

Ÿ  DDR3/DDR4 PHY Combo

Ÿ  LPDDR3/4 + DDR3 PHY Combo

 

 DDR I/O

• 高性能，低抖动DDR IO

• 低功耗/面积小

• 通过硅验证

 

IP交付和设计支持

DDR控制器作为RTL交付，而PHY和IO作为加固宏指令交付，以适应目标芯片平面和面板。如有需求，灿芯半导体可以交付完全加固的DDR子系统（控制器，PHY以及IO）

PHY交付物

网表, SDF, LEF, LIB, Verilog，定时报告及技术文档。 

IO交付物

所有PHY交付物的框架指导和评估 

技术指导

灿芯为DDR IP提供完整的版图和集成指南，并在流片前对DDR子系统实现进行了技术评估。技术支持在硅验证后也会继续提供。

LPDDR4-4266 眼图